Elettronica Digitale – A.A. 2005-2006
Prof. Alessandro
Paccagnella
alessandro.paccagnella@unipd.it
In alternativa, telefonare al mio interno: 049-827.7686
Le comunicazioni relative agli scorsi A.A. sono riportate dopo quelle dell'anno corrente.
Richieste di chiarimenti per telefono o posta elettronica che derivano da una lettura incompleta delle informazioni riportate di seguito non avranno risposta.
1. Libri di testo
Libri di riferimento:
F. Fummi, M.G. Sami, C. Silvano: “Progettazione digitale”, McGraw-Hill,
2002
Supporto web: http://www.ateneonline.it/fummi
(più sintetico)
Alan B. Markovitz: "Introduction to logic design", McGraw-Hill, 2002
(molto più dettagliato, un po' dispersivo)
Testo di esercizi:
Andrea Gerosa: "Elettronica Digitale - Esercizi Risolti", Edizioni Libreria Progetto, 2006
per l'errata corrige di questo testo, aggiornata periodicamente, vedi: http://www.dei.unipd.it/~gerosa
Per gli allievi ingegneri elettronici (e per chi seguirà il corso di “Circuiti
Integrati Digitali” del III anno):
J.M. Rabaey,
A. Chandrakasan, B. Nikolic: “Digital Integrated Circuits: A Design
Perspective”, Prentice Hall, 2003
o la sua traduzione in Italiano:
J.M. Rabaey, A. Chandrakasan, B. Nikolic: “Circuiti Integrati Digitali”, Pearson/Prentice Hall, 2005
Per approfondimenti:
John F.
Wakerly, “Digital Design: principles and practices”, 3rd edition, 2001,
Prentice Hall
Dispensa
Andrea Cester, "Introduzione alla logica statica CMOS complementare"
2. Prove di esame
DA LEGGERE CON ATTENZIONE!!!
Ogni
appello di esame è formato da 2 prove scritte a e b in
due giorni successivi
Prova a:
“di teoria” = 20-25 quiz di teoria a risposta multipla (e poche
domande a risposta aperta) – durata 1 ora (circa)
Prova
b: “di esercizi” = 2-4 esercizi , da risolvere numericamente ove
richiesto – durata 2-3 ore (circa)
Voto
finale ≈
(1/3) voto(a) + 2/3
voto(b)
E’ possibile sostenere la prova b in un appello di esame successivo a quello in cui si è sostenuta (e superata) la prova a
Sono
ammessi alla prova b solo coloro che avranno preso un voto
≥12/30
alla prova a
Chi
riceva un voto <12/30
alla prova a dovrà rispondere a
domande supplementari di approfondimento
nella prova
successiva, relative agli argomenti cui ha dato risposte errate,
per verificare il
grado di recupero realizzato sulle parti carenti.Se si consegna il compito scritto b e si intende migliorare il voto finale, o se questo è insufficiente, bisogna rifare anche la prova a;
non è possibile migliorare singolarmente il voto della prova a o della prova b
Il risultato della prova a ha durata per i soli appelli del 2006 di giugno, luglio e settembre; l’appello di dicembre/gennaio avrà prove a e b ad hoc
I
voti finali vanno registrati al più tardi entro gennaio 2007,
dopodiché sono annullati automaticamente
E’
obbligatorio iscriversi alle liste di esame
sulle
bacheche elettroniche: chi non si iscrive sarà ammesso alla prova di
esame solo se vi sarà spazio adeguato in aula e il
suo voto riceverà una significativa penalizzazione
Le
liste sulle bacheche elettroniche si chiudono alcuni giorni prima
dell’esame: non aspettate a iscrivervi!
Chi
arriva in aula dopo l’inizio della prova di esame
non è ammesso
a sostenere
l’esame
Sessione
estiva di esami:
Primo
appello:
Secondo
appello:
Sessione autunnale: due appelli ad agosto/settembre (date da definire)
Appello “di recupero” a dicembre/gennaio
3. Programma del corso
Il programma sintetico
1.
Sistemi di numerazione e
codifica (cap.2 Fummi)
2.
Algebra di
Boole, forme canoniche (cap.3 Fummi, ma vedi anche Appendice Gerosa)
3.
Metodi di
minimizzazione, mappe di Karnaugh, metodo di Quine McCluskey, algoritmo di
Petrick (cap.4 Fummi)
4.
Caratteristiche
statiche e dinamiche delle porte logiche (cap.1 Rabaey)
5.
MOSFET (cap.2
Rabaey)
6.
Invertitore e
porte CMOS statiche (cap.6 Rabaey)
7. Latch e Flip-Flop (cap.5 Fummi)
8.
Macchine
sequenziali sincrone (cap.6 Fummi)
Programma Dettagliato
Il programma dettagliato del corso è la base per la corretta preparazione delle prove di esame. Gli argomenti fanno riferimento alla ripartizione nei libri consigliati e, al momento, disponibili (Fummi, Gerosa e Rabaey).
Introduzione
Evoluzione della elettronica digitale: dal transistor ai circuiti integrati. La legge di Moore per memorie e microprocessori. Livelli di astrazione: diagramma a Y di Gajski della progettazione digitale. Metodologie di progetto.
Codifica dell’informazione
Codifica dell’informazione numerica: decimale, binaria, esadecimale, ottale. Metodi di conversione fra basi diverse. Codifiche binarie BCD e Gray. Rappresentazione geometrica dei numeri binari e distanza di Hamming. Codici a distanza di Hamming unitaria. Errori: codici rilevatori e correttori. Rilevazione e correzione dell’errore singolo.
Algebra di commutazione
L’algebra Booleana. Proprietà e teoremi fondamentali. Dalla funzione al circuito. Operatori universali. Forme canoniche.
Ottimizzazione delle reti combinatorie
Motivazioni. Minimizzazione a due livelli di reti a un’uscita. Mappe di Karnaugh da due a sei variabili anche con condizioni di indifferenza. Metodo di Quine-McCluskey applicato a funzioni con condizioni di indifferenza.
Logica CMOS
Caratteristiche statiche delle porte logiche elettroniche reali. L’invertitore reale: curva I/O, NM, VM, Fan-in e fan-out. Caratteristiche dinamiche delle porte logiche: definizione dei tempi di ritardo e commutazione. Le caratteristiche elettriche dei MOSFET: equazioni delle correnti, fattore di forma, effetto body, capacità parassite. Caratteristiche statiche dell’inverter CMOS statico e condizioni di bilanciamento. Calcolo dei margini a rumore. Caratteristiche dinamiche delle porte CMOS. Modello equivalente dei MOS a resistenza e interruttore. Metodo di calcolo approssimato dei tempi di propagazione e di commutazione basato sull’approssimazione RC. Effetti di W sui tempi di propagazione. Il consumo di potenza nelle porte CMOS: consumo dinamico e statico. Il fattore di merito prodotto ritardo-consumo pdp. Caratteristiche statiche delle porte CMOS: NAND a 2 ingressi, NOR a 2 ingressi. Pass-transistor nMOS e pMOS e limiti sul segnale trasmesso. Gate di trasmissione. Sintesi di una funzione logica arbitraria in logica CMOS. Dualità di PDN e PUN. Buffer 3-state CMOS. Valutazione della resistenza equivalente di PDN e PUN sulla base dei fattori di forma dei MOS e loro dimensionamento in condizioni di caso peggiore. Il metodo di Elmore per il calcolo dei tempi ritardo in presenza di capacità ai nodi interni. Alee statiche nei componenti CMOS statici e uso dei termini di consenso per evitarle.
Circuiti sequenziali
Bistabili asincroni: Latch SR (SC) a NOR e a NAND. Bistabili sincroni. Latch SRT (SCT) clocked. Il bistabile DT. Limiti di SRT: configurazione proibita agli ingressi, trasparenza I/O, 1-catching. Il FF JK come soluzione al primo problema. La struttura master-slave dei FF. I tempi di set-up e di hold. I FF JK MS e SR MS. FF di tipo D e T. FF edge-triggered positivi e negativi. Progetto dei contatori sincroni.
Macchine a stati finiti.
Macchine deterministiche a stati finiti. Il progetto basato su MSF. MSF come modello di descrizione di un circuito sequenziale. Dalla MSF al circuito sequenziale. Macchine completamente specificate: minimizzazione degli stati.
4. Temi di esame
Si disponga di una tecnologia CMOS con le seguenti caratteristiche: L=0.25 μm per ogni nMOS e pMOS; kn’=60 μA/V2 e kp’=20 μA/V2; tensione di soglia Vtn=-Vtp=0.7 V; capacità di Source o Drain per unità di larghezza di gate CSO=CDO=5 fF/μm; capacità di Gate per unità di area CGO=2.5 fF/μm2; resistenza di un pMOS acceso con Zp=(W/L)p=2 vale Rp,on=30 kW; tensione di alimentazione VDD=3V.
a)
Utilizzando 2 pMOS (denominati P1 e P2) e 2 nMOS (denominati N1 e N2)
disegnare il circuito completo a livello di transistor (da chiamare FIGURA 1 nel
foglio protocollo) che realizza la funzione logica
, (NB: per chi non riuscisse a leggere è
la funzione F(A,B) = NXOR(A,B,) ossia XOR(A,B) negato) (assumendo di
avere a disposizione per gli ingressi sia i segnali diretti che i segnali
negati; NB: N2 e P2 siano i MOSFET del gate di trasmissione;
b) indicare nella tabella di verità sottostante lo stato di funzionamento di ogni MOS per ogni combinazione degli ingressi A e B, sia in regime statico che all’istante iniziale di una commutazione dell’uscita, per la quale il valore assunto dagli ingressi provochi la transizione 0à1 oppure 1à0 dell’uscita (per i MOS: ON lineare=LIN, ON saturo=SAT, OFF).
|
|
|
|
REGIME STAZIONARIO |
INIZIO DELLA COMMUTAZIONE |
||||||
|
A |
B |
F |
N1 |
N2 |
P1 |
P2 |
N1 |
N2 |
P1 |
P2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
c) Assumendo lo stesso fattore di forma per tutti i transistor Z=4, calcolare la capacità intrinseca CF della porta al nodo di uscita F:
CF = ………………..
d) Calcolare i tempi di propagazione tPLH e tPHL:
tPLH= …………………………; tPHL = …………………………
(segue)
e) (impegnativo)Modificare opportunamente il circuito precedentemente trovato per realizzare la stessa funzione del precedente punto a), ma ora con uscita F three-state, introducendo un nuovo segnale C come segnale di abilitazione/disabilitazione dell’uscita e utilizzando il minimo numero di MOSFET, ma preservando lo swing logico a VDD all’uscita; chiamare FIGURA 2 questo nuovo circuito nel foglio protocollo;
f) (impegnativo) valutare tPLH e tPHL di questo nuovo circuito (i MOSFET mantengono il fattore di forma precedente):
tPLH= ………………………...; tPHL = ………………………...
Elettronica Digitale – A.A. 2004-2005
Prof. Alessandro
Paccagnella
alessandro.paccagnella@unipd.it
In alternativa, telefonare al mio interno: 049-827.7686
AVVISI URGENTI:
- Le comunicazioni relative all'A.A. 2003-2004 sono riportate dopo quelle dell'anno corrente.
- Richieste di chiarimenti per telefono o posta elettronica che derivano da una lettura incompleta delle informazioni riportate di seguito non avranno risposta.
1. Libri di testo
Libri di riferimento:
F. Fummi, M.G. Sami, C. Silvano: “Progettazione digitale”, McGraw-Hill,
2002
Supporto web: http://www.ateneonline.it/fummi
(più sintetico)
Alan B. Markovitz: "Introduction to logic design", McGraw-Hill, 2002
(molto più dettagliato, un po' dispersivo)
Testo di esercizi:
Andrea Gerosa: "Elettronica Digitale - Esercizi Risolti", Edizioni Libreria Progetto, 2004
per l'errata corrige di questo testo, aggiornata periodicamente, vedi: http://www.dei.unipd.it/~gerosa
Per gli allievi ingegneri elettronici (e per chi seguirà il corso di “Circuiti
Integrati Digitali” del III anno):
J.M. Rabaey,
A. Chandrakasan, B. Nikolic: “Digital Integrated Circuits: A Design
Perspective”, Prentice Hall, 2003
Per approfondimenti:
John F.
Wakerly, “Digital Design: principles and practices”, 3rd edition, 2001,
Prentice Hall
Dispensa
Andrea Cester, "Introduzione alla logica statica CMOS complementare"
NB: dispensa soggetta ad aggiornamenti! Controllare in rete per la versione più aggiornata
2. Prove di esame
DA LEGGERE CON ATTENZIONE!!!
Ogni
appello di esame è formato da 2 prove scritte a e b in
due giorni successivi
Prova a:
“di teoria” = 20-25 quiz di teoria a risposta multipla (e poche
domande a risposta aperta) – durata 1 ora (circa)
Prova
b: “di esercizi” = 2-4 esercizi , da risolvere numericamente ove
richiesto – durata 2-3 ore (circa)
Voto
finale ≈
(1/3) voto(a) + 2/3
voto(b)
Saranno ammessi alla prova b solo coloro che avranno preso un voto ≥ 15/30 alla prova a
Si può
sostenere la prova b in un appello successivo a quello in cui si è
sostenuta la prova a; non è possibile il viceversa
Il risultato
della prova a vale fino a settembre 2005;
è necessario sostenere e superare la prova b entro il secondo
appello di settembre 2005 per non perdere il voto di a
I voti
finali andranno necessariamente registrati entro il secondo appello
di settembre 2005; in caso contrario saranno annullati
Se il
voto finale è insufficiente (<18) o insoddisfacente per lo
studente bisogna rifare sia la prova a che
la prova b;
non è possibile migliorare singolarmente il voto della prova a
o della prova b
Chi
prendesse un voto <10 nella prova a
o b salta un turno, ossia non può
presentarsi all’appello immediatamente successivo, né per la prova a né per la b
Per prendere parte alle prove di eseme è necessario iscriversi alle liste di esame sulle bacheche elettroniche; chi non si iscrive alle bacheche elettroniche (qualcuno se lo scorda sempre) sarà ammesso all’appello di esame solo se nell’Aula ci sarà disponibilità di spazio adeguato e a giudizio insindacabile del Docente
Le liste
sulle bacheche elettroniche si chiudono alcuni giorni prima della
prova di esame per motivi organizzativi: non aspettare gli ultimi giorni per iscriversi, le liste potrebbero essere già state chiuse!
Sessione
estiva di esami:
Primo
appello: quiz (prova
a): lunedì 20 giugno ore 14.00
(chiusura 16/6)Secondo
appello: quiz (prova a): lunedì 4
luglio ore 9.00 (chiusura 30/6)Sessione di esami a settembre:
Primo
appello: quiz (prova
a): giovedì 1 settembre ore 9.00
(chiusura 29/8)esercizi (prova b): venerdì 2 settembre ore 9.00 (chiusura 29/8)
Secondo
appello: quiz (prova a): giovedì 15
settembre ore 14.00 (chiusura 13/9)
esercizi (prova b): venerdì 16 settembre ore 14.00 (chiusura 13/9)
3. Lezioni di recupero
4. Programma del corso
Il programma sintetico
1.
Sistemi di numerazione e
codifica (cap.2 Fummi)
2.
Algebra di
Boole, forme canoniche (cap.3 Fummi, ma vedi anche Appendice Gerosa)
3.
Metodi di
minimizzazione, mappe di Karnaugh, metodo di Quine McCluskey, algoritmo di
Petrick (cap.4 Fummi)
4.
Caratteristiche
statiche e dinamiche delle porte logiche (cap.1 Rabaey)
5.
MOSFET (cap.2
Rabaey)
6.
Invertitore e
porte CMOS statiche (cap.6 Rabaey)
7. Latch e Flip-Flop (cap.5 Fummi)
8.
Macchine
sequenziali sincrone (cap.6 Fummi)
Programma Dettagliato
Il programma dettagliato del corso è la base per la corretta preparazione delle prove di esame. Gli argomenti fanno riferimento alla ripartizione nei libri consigliati e, al momento, disponibili (Fummi, Gerosa e Rabaey).
Introduzione
Evoluzione della elettronica digitale: dal transistor ai circuiti integrati. La legge di Moore per memorie e microprocessori. Livelli di astrazione: diagramma a Y di Gajski della progettazione digitale. Metodologie di progetto.
Codifica dell’informazione
Codifica dell’informazione numerica: decimale, binaria, esadecimale, ottale. Metodi di conversione fra basi diverse. Codifiche binarie BCD e Gray. Rappresentazione geometrica dei numeri binari e distanza di Hamming. Codici a distanza di Hamming unitaria. Errori: codici rilevatori e correttori. Rilevazione e correzione dell’errore singolo.
Algebra di commutazione
L’algebra Booleana. Proprietà e teoremi fondamentali. Dalla funzione al circuito. Operatori universali. Forme canoniche.
Ottimizzazione delle reti combinatorie
Motivazioni. Minimizzazione a due livelli di reti a un’uscita. Mappe di Karnaugh da due a sei variabili anche con condizioni di indifferenza. Metodo di Quine-McCluskey applicato a funzioni con condizioni di indifferenza e/o più uscite. Metodi di minimizzazione a più livelli di funzioni logiche.
Logica CMOS
Caratteristiche statiche delle porte logiche elettroniche reali. L’invertitore reale: curva I/O, NM, VM, Fan-in e fan-out. Caratteristiche dinamiche delle porte logiche: definizione dei tempi di ritardo e commutazione. Le caratteristiche elettriche dei MOSFET: equazioni delle correnti, fattore di forma, effetto body, capacità parassite. Caratteristiche statiche dell’inverter CMOS statico e condizioni di bilanciamento. Calcolo dei margini a rumore. Caratteristiche dinamiche delle porte CMOS. Modello equivalente dei MOS a resistenza e interruttore. Metodo di calcolo approssimato dei tempi di propagazione e di commutazione basato sull’approssimazione RC. Effetti di W sui tempi di propagazione. Il consumo di potenza nelle porte CMOS: consumo dinamico e statico. Il fattore di merito prodotto ritardo-consumo pdp. Caratteristiche statiche delle porte CMOS: NAND a 2 ingressi, NOR a 2 ingressi. Pass-transistor nMOS e pMOS e limiti sul segnale trasmesso. Gate di trasmissione. Sintesi di una funzione logica arbitraria in logica CMOS. Dualità di PDN e PUN. Buffer 3-state CMOS. Valutazione della resistenza equivalente di PDN e PUN sulla base dei fattori di forma dei MOS e loro dimensionamento in condizioni di caso peggiore. Il metodo di Elmore per il calcolo dei tempi ritardo in presenza di capacità ai nodi interni. Alee statiche nei componenti CMOS statici e uso dei termini di consenso per evitarle.
Circuiti sequenziali
Bistabili asincroni: Latch SR (SC) a NOR e a NAND. Bistabili sincroni. Latch SRT (SCT) clocked. Il bistabile DT. Limiti di SRT: configurazione proibita agli ingressi, trasparenza I/O, 1-catching. Il FF JK come soluzione al primo problema. La struttura master-slave dei FF. I tempi di set-up e di hold. I FF JK MS e SR MS. FF di tipo D e T. FF edge-triggered positivi e negativi. Progetto dei contatori sincroni.
Macchine a stati finiti.
Macchine deterministiche a stati finiti. Il progetto basato su MSF. MSF come modello di descrizione di un circuito sequenziale. Dalla MSF al circuito sequenziale. Macchine completamente specificate: minimizzazione degli stati mediante l'algoritmo di Paull-Unger. Assegnazione e codifica degli stati: metodi euristici per la minimizzazione delle funzioni di uscita e di aggiornamento degli stati..
5. Temi di esame
Si disponga di una tecnologia CMOS con le seguenti caratteristiche: L=0.25 μm per ogni nMOS e pMOS; kn’=60 μA/V2 e kp’=20 μA/V2; tensione di soglia Vtn=-Vtp=0.7 V; capacità di Source o Drain per unità di larghezza di gate CSO=CDO=5 fF/μm; capacità di Gate per unità di area CGO=2.5 fF/μm2; resistenza di un pMOS acceso con Zp=(W/L)p=2 vale Rp,on=30 kW; tensione di alimentazione VDD=3V.
a)
Utilizzando 2 pMOS (denominati P1 e P2) e 2 nMOS (denominati N1 e N2)
disegnare il circuito completo a livello di transistor (da chiamare FIGURA 1 nel
foglio protocollo) che realizza la funzione logica
, (NB: per chi non riuscisse a leggere è
la funzione F(A,B) = NXOR(A,B,) ossia XOR(A,B) negato) (assumendo di
avere a disposizione per gli ingressi sia i segnali diretti che i segnali
negati; NB: N2 e P2 siano i MOSFET del gate di trasmissione;
b) indicare nella tabella di verità sottostante lo stato di funzionamento di ogni MOS per ogni combinazione degli ingressi A e B, sia in regime statico che all’istante iniziale di una commutazione dell’uscita, per la quale il valore assunto dagli ingressi provochi la transizione 0à1 oppure 1à0 dell’uscita (per i MOS: ON lineare=LIN, ON saturo=SAT, OFF).
|
|
|
|
REGIME STAZIONARIO |
INIZIO DELLA COMMUTAZIONE |
||||||
|
A |
B |
F |
N1 |
N2 |
P1 |
P2 |
N1 |
N2 |
P1 |
P2 |
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
|
c) Assumendo lo stesso fattore di forma per tutti i transistor Z=4, calcolare la capacità intrinseca CF della porta al nodo di uscita F:
CF = ………………..
d) Calcolare i tempi di propagazione tPLH e tPHL:
tPLH= …………………………; tPHL = …………………………
(segue)
e) (impegnativo)Modificare opportunamente il circuito precedentemente trovato per realizzare la stessa funzione del precedente punto a), ma ora con uscita F three-state, introducendo un nuovo segnale C come segnale di abilitazione/disabilitazione dell’uscita e utilizzando il minimo numero di MOSFET, ma preservando lo swing logico a VDD all’uscita; chiamare FIGURA 2 questo nuovo circuito nel foglio protocollo;
f) (impegnativo) valutare tPLH e tPHL di questo nuovo circuito (i MOSFET mantengono il fattore di forma precedente):
tPLH= ………………………...; tPHL = ………………………...
6. Diapositive delle lezioni
MATERIALE VECCHIO
Elettronica
Digitale – A.A. 2003-2004
Prof. Alessandro
Paccagnella
AVVISI URGENTI: i voti dei compiti dell'ultimo appello sono visibili nell'apposita sezione di questa pagina.
I voti delle parti (a) e (b) dell'esame sono arrotondati all’intero più prossimo, ma nel computo del voto finale dell’esame si terrà conto del voto originale in formato decimale.
1. Libri di testo:
Libro di riferimento (per tutti):
F. Fummi, M.G. Sami, C. Silvano: “Progettazione digitale”, McGraw-Hill,
2002
Supporto web: http://www.ateneonline.it/fummi
Testo di esercizi:
Andrea Gerosa: "Elettronica Digitale - Esercizi Risolti", Edizioni Libreria Progetto, 2004
per l'errata corrige di questo testo, aggiornata periodicamente, vedi: http://www.dei.unipd.it/~gerosa
Per gli allievi ingegneri elettronici (e per chi seguirà il corso di “Circuiti
Integrati Digitali” del III anno):
J.M. Rabaey,
A. Chandrakasan, B. Nikolic: “Digital Integrated Circuits: A Design
Perspective”, Prentice Hall, 2003
Per approfondimenti:
John F.
Wakerly, “Digital Design: principles and practices”, 3rd edition, 2001,
Prentice Hall
Dispensa
Andrea Cester, "Introduzione alla logica statica CMOS complementare"
NB: dispensa soggetta ad aggiornamenti! Controllare in rete per la versione più aggiornata
2. Prove di esame
Prova di esame = a and b (ossia bisogna superare sia la prova a che la prova b):
a: 1 prova “di teoria” =
20-30 quiz di teoria a risposta multipla e domande di
teoria
b: 1 prova “di esercizi” =
2-4 esercizi e problemi da risolvere
Voto finale ≈ (1/3) voto(a) + 2/3 voto(b)
Per la sufficienza è
necessario (ma non sufficiente) che: min(a,b) ≥ 15
Sono ammessi alla prova b
solo coloro che avranno preso un voto sufficiente alla prova
a
Il risultato della prova a
ha la durata di un anno solare
Se si consegna il compito
scritto b e il voto finale è insufficiente, bisogna rifare anche la
prova a
Non è consentito l’uso
di libri o appunti durante i compiti
Per partecipare alle prove di esame è necessario iscriversi sulle bacheche elettroniche. Quelle relative alle date in rosso sono già attive.
Prove di esame durante il corso:
Primo compitino: solo prova a, sabato 29 maggio ore 9.30 (NB: chiusura iscrizioni 19/5)
Secondo compitino: prove a
e b, 21 giugno ore 9.00
Sessione estiva
Primo appello:
quiz (prova a): 30 giugno ore 9.00
esercizi (prova b): 1 luglio ore 14.30
Secondo appello:
quiz (prova a): 14 luglio ore 9.00
esercizi (prova b): 15 luglio ore 14.30
NB: I voti vanno registrati
entro settembre 2004!
3. Lezioni di recupero
Non sono previste altre lezioni di recupero
4. Programma sintetico del corso
1.
Sistemi di numerazione e
codifica (cap.2 Fummi)
2.
Algebra di
Boole, forme canoniche (cap.3 Fummi)
3.
Metodi di
minimizzazione, mappe di Karnaugh, metodo di Quine McCluskey, algoritmo di
Petrick (cap.4 Fummi)
4.
Caratteristiche
statiche e dinamiche delle porte logiche (cap.1 Rabaey)
5.
MOSFET (cap.2
Rabaey)
6.
Invertitore e
porte CMOS statiche (cap.6 Rabaey)
7.
Unità
funzionali (cap.10 Fummi)
8.
Memorie
(cap.12 Rabaey)
9.
Componenti
programmabili (cap.8 Fummi & Rabaey)
10.
Addizione e
moltiplicazione binaria, rappresentazione in virgola fissa e mobile (cap.10
Fummi)
11.
Circuiti
aritmetici (cap.9 Fummi)
12. Latch e Flip-Flop (cap.5 Fummi)
13.
Macchine
sequenziali sincrone (cap.6 Fummi)
5. Diapositive delle lezioni
Formato .ppt:
Formato HTML:
