Reti Logiche – A.A. 2004-2005
Prof. Alessandro
Paccagnella
Prossimi appelli di esame: per l'A.A. 2005-2006 sono previsti quattro appelli di esame, uno per ogni sessione (Dicembre 2005, marzo/aprile, giugno/luglio, settembre).
Il primo appello si è tenuto il 10/3; il prossimo appello di esame si terrà venerdì 7 luglio 2006 alle ore 14.30 in aula Ve. Le iscrizioni si chiuderanno il 3/7/06.
INFORMAZIONE IMPORTANTE: Lo studente che si presenti a una sola prova di esame e non consegni l’elaborato mantiene il voto precedentemente ottenuto (con le dovute eccezioni per il 18 specificate alla sezione risultati).
Lo studente che si presenti a due prove di esame e non consegni l’elaborato in entrambe i casi perde il voto precedentemente ottenuto.
Il vecchio programma di esame di Reti Logiche è stato mantenuto valido unicamente per i due appelli di esame di settembre 2004 e non saranno dati altri appelli di esame in futuro su tale programma. A partire dagli appelli di esame di dicembre 2004 il programma di esame fa riferimento esclusivamente a quanto svolto nell’A.A. 2004-2005 nel corso di Reti Logiche del primo trimestre, secondo le modalità di esame illustrate nel corso medesimo.
2. ORGANIZZAZIONE DEL CORSO
Libro di riferimento: F.Fummi et al., "Progettazione digitale", McGraw-Hill, 2002
Per gli esercizi: A. Gerosa, "Elettronica Digitale: esercizi", ed. Libreria Progetto, 2004
In particolare per la sessione invernale gli appelli si terranno i giorni:
21/12/2004 ore 9.00
14/1/2005 ore 14.00
Modalità di esame: prova scritta contenente alcuni esercizi. Non è consentito l’uso di libri o appunti durante gli esami.
Limiti al numero di appelli sostenibili: vi è un unico vincolo per potersi presentare a due appelli consecutivi, legato al voto ricevuto: se uno studente consegna il proprio elaborato che riceve un punteggio uguale o inferiore a 12, non può presentarsi all'appello immediatamente successivo, anche se questo dista un mese o più. Se lo studente non consegna il suo elaborato d'esame può presentarsi all'appello immediatamente successivo, fatta salva la norma seguente:
Lo studente che si presenti a una sola prova di esame e non consegni l’elaborato mantiene il voto precedentemente ottenuto (con le dovute eccezioni di cui sopra per il 18).
Lo studente che si presenti a due prove di esame e non consegni l’elaborato in entrambe i casi perde il voto precedentemente ottenuto.
Iscrizione agli esami: è obbligatorio iscriversi nelle bacheche elettroniche per sostenere l'esame. Lo studente che non si iscrive alla lista di esame non è ammesso a sostenere la prova. La norma è categorica dato il numero di studenti presenti. Le liste si chiudono di norma alcuni giorni prima della data di esame. Le liste di iscrizione agli appelli di dicembre 2004 e gennaio 2005 sono già attivate.
Per ogni ulteriore informazione non contenuta in questo messaggio
e per prenotare incontri di ricevimento mi potete
contattare via mail:
Alessandro.paccagnella@unipd.it
o all’interno 7686 del DEI.
3. PROGRAMMA FINALE DEL CORSO
CORSO DI RETI LOGICHE
A.A. 2004-2005
PROF. ALESSANDRO PACCAGNELLA
PROGRAMMA
con riferimento alla struttura del libro di riferimento
Codifica dell’informazione
Codifica dell’informazione numerica: decimale, binaria, esadecimale, ottale. Metodi di conversione fra basi diverse. Codifiche binarie BCD e Gray. Rappresentazione geometrica dei numeri e distanza di Hamming. Codici a distanza di Hamming unitaria. Errori: codici rilevatori e correttori. Rilevazione e correzione dell’errore singolo.
Algebra di commutazione
L’algebra Booleana. Proprietà e teoremi fondamentali. Dalla funzione al circuito. Operatori universali. Forme canoniche.
Ottimizzazione delle reti combinatorie
Motivazioni. Minimizzazione a due livelli di reti a un’uscita. Mappe di Karnaugh da due a sei variabili anche con condizioni di indifferenza. Metodo di Quine-McCluskey applicato a funzioni con condizioni di indifferenza e/o più uscite. Metodi di minimizzazione a più livelli di funzioni logiche. Modelli di rappresentazione. Trasformazioni algebriche.
Circuiti sequenziali
Bistabili. Bistabili asincroni. Bistabili sincroni. Strutture Master-Slave ed Edge triggered. Registri a scorrimento. Progetto dei contatori sincroni e asincroni. Macchine a stati finiti.
Ottimizzazione delle macchine sequenziali sincrone
Il progetto basato su macchine a stati finiti. FSM come modello di descrizione di un circuito sequenziale. Dalla FSM al circuito sequenziale. Minimizzazione degli stati. Macchine completamente specificate. Macchine non completamente specificate. Assegnazione degli stati. Minimizzazione logica.
Macchine sequenziali asincrone
Reti sequenziali asincrone in modo impulsivo. Reti sequenziali asincrone in modo fondamentale.
4. TESTI DELLE PROVE DI ESAME
Corso di Reti Logiche - A.A. 2004-2005 – 21 Dicembre 2004
COGNOME: _______________________ NOME: ________________________ Mat.: ____________/____
DA LEGGERE CON ATTENZIONE PRIMA DI INIZIARE IL COMPITO:
1) Leggere attentamente il testo degli esercizi. Realizzare circuiti che non realizzano la specifica richiesta a causa di un’errata interpretazione del testo comporterà severe penalizzazioni.
2) Si usino i nomi delle variabili introdotte nel testo, pena severe decurtazioni del punteggio.
3) Per ogni passaggio significativo svolto è necessario riportare una breve (2-3 righe) ma ESAURIENTE e CHIARA spiegazione. Risposte non chiare o non adeguatamente giustificate saranno penalizzate, così come uno svolgimento frammentario.
4) Il testo ha una facciata.
Avendo a disposizione porte logiche usuali (quali AND, OR, inverter) e Flip-Flop JK negative edge-triggered, si progetti un circuito sequenziale sincrono con 2 ingressi X1 e X2 ed una uscita Z secondo il modello di Mealy. Il circuito deve riconoscere una sequenza di ingresso in cui vi siano almeno tre bit “1” in due periodi di clock consecutivi. Quando la sequenza è riconosciuta Z si porta da “0” a “1”. Inoltre, Z resta a “1” per un ulteriore periodo di clock, successivo a quello in cui ha riconosciuto la sequenza, indipendentemente dai valori presenti assunti da X1 e X2. Solamente dopo questa fase Z torna a “0” e il circuito riprende a riconoscere gli ingressi come precedentemente specificato. Si evidenzino nello svolgimento i seguenti punti, essenziali ma non esaustivi del corretto svolgimento, da riportare nel foglio protocollo:
a) descrivere il sistema utilizzando un diagramma degli stati
b) tradurre il diagramma degli stati in forma di tabella degli stati e dell’uscita
c) minimizzare il numero di stati
d) codificare gli stati minimizzando il numero di bit utilizzati allo scopo di rendere le più semplici possibili le funzioni di aggiornamento degli ingressi, giustificando adeguatamente la scelta della parole di codice per ogni stato
e) scrivere le tabelle di eccitazione dei FF
f) realizzare in forma minima le funzioni di aggiornamento dello stato, ossia le funzioni di input dei FF
g) realizzare in forma minima la funzione che calcola l’uscita OUT
h) disegnare il circuito a livello di porte logiche (AND, OR, inverter,…) e FF
Infine, tenendo qualitativamente conto dei tempi di ritardo delle varie porte logiche, si disegni il diagramma temporale dei segnali di ingresso X1 e X2, dei segnali di ingresso dei FF Ji e Ki, e dell’uscita Z, per la seguente situazione: si parta dalla configurazione stazionaria in cui CK=”0” e X1=X2=”0”. Successivamente, subito prima che CK: “0” à ”1” gli ingressi assumano i valori X1=”0” e X2=”1”. Il campionamento di questi ultimi valori degli ingressi provochi la commutazione Z: “0” à “1” all’uscita.
Si semplifichi la seguente funzione logica F di 4 variabili binarie (a,b,c,d) a tre uscite, comprensiva delle condizioni di indifferenza (don’t care) DC, ove il MSB a sia a sinistra:
F1(a,b,c,d)= On-set(0,1,2,13,15) + DC-set(6,7,9,10,12)
F2(a,b,c,d)= On-set(0,6,7,10,13) + DC-set(1,2,5,11,12,15)
F3(a,b,c,d)= On-set(1,5,6,12,15) + DC-set(0,3,8,10,11,13)
evidenziando:
a) TUTTI gli implicanti primi trovati applicando il metodo di Quine-McCluskey alla funzione a più uscite e riportandoli di seguito in forma letterale, specificandone la funzione di appartenenza. Fanno testo gli IP riportati qui e non sul foglio protocollo:
b) TUTTI gli implicanti primi essenziali e riportandoli di seguito in forma letterale, specificandone la funzione di appartenenza. Fanno testo gli IP riportati qui e non sul foglio protocollo:
c) la somma minima trovata (nella forma somma di prodotti), riportandola di seguito:
Corso di Reti Logiche - A.A. 2004-2005 – 14 Gennaio 2005
COGNOME: _______________________ NOME: ________________________ Mat.: ____________/____
DA LEGGERE CON ATTENZIONE PRIMA DI INIZIARE IL COMPITO:
1) Leggere attentamente tutto il testo degli esercizi. Realizzare circuiti che non realizzano la specifica richiesta a causa di un’errata interpretazione del testo comporterà severe penalizzazioni.
2) Si usino i nomi delle variabili introdotte nel testo, pena severe decurtazioni del punteggio.
3) Per ogni passaggio significativo svolto è necessario riportare una breve (2-3 righe) ma ESAURIENTE e CHIARA spiegazione. Risposte non chiare o non adeguatamente giustificate saranno penalizzate, così come uno svolgimento frammentario.
4) Il testo ha una facciata. SCRIVERE A PENNA E NON A MATITA.
Avendo a disposizione porte logiche usuali (quali AND, OR, inverter) e Flip-Flop D positive edge-triggered, si progetti un circuito sequenziale sincrono con 2 ingressi X1 e X2 ed una uscita Z secondo il modello di Moore. Il circuito deve riconoscere una sequenza di ingresso in cui siano presenti esattamente due bit “0” in due periodi di clock consecutivi. I bit “0” non devono necessariamente essere presenti in entrambi i cicli di clock, ma possono essere presenti anche in uno solo dei 2 periodi. Quando la sequenza è riconosciuta Z si porta da “0” a “1” e ritorna a “0” quando non è più riconosciuta. Il circuito deve essere in grado di riconoscere anche sequenze parzialmente sovrapposte, oltre che ovviamente disgiunte. Si evidenzino nello svolgimento i seguenti punti, essenziali ma non esaustivi del corretto svolgimento, da riportare nel foglio protocollo:
a) descrivere il sistema utilizzando un diagramma degli stati
b) tradurre il diagramma degli stati in forma di tabella degli stati e dell’uscita
c) minimizzare il numero di stati
d) codificare gli stati minimizzando il numero di bit utilizzati, giustificando adeguatamente la scelta della parole di codice per ogni stato
e) scrivere le tabelle di eccitazione dei FF D
f) realizzare in forma minima le funzioni di aggiornamento dello stato, ossia le funzioni di input dei FF
g) realizzare in forma minima la funzione che calcola l’uscita OUT
h) disegnare il circuito a livello di porte logiche (AND, OR, inverter,…) e FF
Avendo a disposizione porte logiche usuali (quali AND, OR, inverter) e Flip-Flop T negative edge-triggered, si progetti un contatore sincrono, modulo 6 in avanti, che adotta, come codice di conteggio, quello dei numeri naturali pari a partire da 0. I valori numerici del codice di conteggio sono presentati utilizzando il codice binario naturale alle uscite Yi. Per quanto riguarda le uscite, Y0 sarà il LSB, e a seguire in ordine di importanza crescente si avranno Y1, Y2, ecc. Si evidenzino nello svolgimento i seguenti punti, essenziali ma non esaustivi del corretto svolgimento, da riportare nel foglio protocollo:
a) descrivere il sistema utilizzando la tabella di transizione degli stati (ossia il ciclo di conteggio)
b) scrivere le tabelle di eccitazione dei FF
c) realizzare in forma minima le funzioni di aggiornamento dello stato, ossia le funzioni di input dei FF
d) disegnare il circuito a livello di porte logiche (AND, OR, inverter,…) e FF-T
e) tenendo qualitativamente conto dei tempi di ritardo delle varie porte logiche, si disegni il diagramma temporale del segnale di ingresso X, dei segnali di ingresso dei FF Ti, e delle uscite Yi, in corrispondenza del segnale di ingresso che provoca l’inizio di un nuovo ciclo di conteggio, ossia il ritorno a 0 del valore letto alle uscite.